How to simulate VHDL Project into TINA Software

In this article will be shown how to make a modular or circuit using VHDL code and then it will be simulated using TINA Software. The tools used in this article are XILINX ISE 14.7 and Tina Softwares. The first level, write a VHDL code using XILINX ISE 14.7 and save as format of .VHD […]

VHDL for Analog to Digital Converter (ADC) MCP3202

The Analog to digital converter (ADC) is functioned to convert an analog signal into a digital signal. In this case, the signal conversion is processed using FPGA. There are some types of ADC in the signal conversion, i.e. Successive approximation ADC, Dual slope ADC, Sigma-delta ADC, Flash ADC, and so on. In this article presents […]

2-1 Multiplexer Using VHDL

A multiplexer connects data from 2n inputs to the outputs, where n is a number of inputs selector. Generally, the multiplexer is written as mux and it is a digital switch. Example of this device is shown in Figure 1. Figure 1. Mux 2-1 VHDL code for the 2-1 Mux as written below, LIBRARY ieee […]

VHDL & FPGA

VHDL VHDL stands for VHSIC Hardware Description Language, in the beginning, it’s just a contact simulation of US Department of Defense. VHDL is similarly with the ADA programming language (Pascal-like) that is now standardized by IEEE standard (1076-1987/1993). The description language is now popular in Europe and supports all tool vendors of computer-aided design (CAD). […]

Notes for FPGA Designer

VHDL and Verilog are not a programming language FPGA and CPLD don’t execute VHDL and Verilog VHDL and Verilog are used to describe a behavioral of the required hardware Execution of VHDL and Verilog known as synthesis not compile Synthesis of VHDL and Verilog will be generated into logic by a tool Always check the […]

Memulai Proyek Sederhana Menggunakan FPGA

Proses desain FPGA mempunyai urutan yang hampir sama di setiap produk FPGA dengan melibatkan perangkat lunak (software): Pilih proyek yang hendak dibuat (memilih nama proyek, perangkat FPGA, bahasa deskripsi perngkat keras atau skematik atau diagram finite state, dan sebagainya) Tambahkan file ke proyek (deskripsi hardware description language (HDL) perangkat FPGA dan testbench untuk simulasi watak […]

VHDL Menggunakan Xilinx ISE

Penambahan proyek menggunakan masukan VHDL baru dapat dilakukan dengan memilih new source di proyek, kemudian memilih jenis modul VHDL baru dan nama entity. Desain yang dibuat untuk membuat keluaran 8 LED berkedip pada FPGA Spartan 3E Starter Kit secara berurutan. Clock digunakan untuk men-trigger sinyal agar berlaku proses sekuensial yang ditandai dengan keluaran LED. Frekuensi […]

Model Struktural untuk Adder

Diagram Rangkaian Penjumlah Penuh (Full Adder) (lihat gambar 1) Gambar 1. Diagram Full Adder Bagian ini akan menjelaskan beberapa tahapan, diantaranya : Membangun penjumlah penuh dari dua penjumlah separuh (half adder) Menggunakan VHDL perancangan model struktural Merealisasikan rancangan menggunakan perancangan hirarki (merancanga penjumlah separuh, menghubungkan beberapa penjumlah separuh, dan termasuk bebrapa logik tambahan) Perancangan VHDL […]

Implementasi Package dalam Full Adder

Package dan Library digunakan sebagai fungsi dan komponen yang terpusat lokasinya. Deklarasi Component berada dalam file package daripada dalam kode VHDL untuk rancangan hirarkinya. Model VHDL terkait untuk suatu komponen berada dalam file terpisah, karena model VHDL yang dieksekusi biasanya berada pada library yang sama. Ketika file package dieksekusi, maka package dibuat dan disimpan dalam […]