Proses desain FPGA mempunyai urutan yang hampir sama di setiap produk FPGA dengan melibatkan perangkat lunak (software): Pilih proyek yang hendak dibuat (memilih nama proyek, perangkat FPGA, bahasa deskripsi perngkat keras atau skematik atau diagram finite state, dan sebagainya) Tambahkan file ke proyek (deskripsi hardware description language (HDL) perangkat FPGA dan testbench untuk simulasi watak […]
Penambahan proyek menggunakan masukan VHDL baru dapat dilakukan dengan memilih new source di proyek, kemudian memilih jenis modul VHDL baru dan nama entity. Desain yang dibuat untuk membuat keluaran 8 LED berkedip pada FPGA Spartan 3E Starter Kit secara berurutan. Clock digunakan untuk men-trigger sinyal agar berlaku proses sekuensial yang ditandai dengan keluaran LED. Frekuensi […]
Diagram Rangkaian Penjumlah Penuh (Full Adder) (lihat gambar 1) Gambar 1. Diagram Full Adder Bagian ini akan menjelaskan beberapa tahapan, diantaranya : Membangun penjumlah penuh dari dua penjumlah separuh (half adder) Menggunakan VHDL perancangan model struktural Merealisasikan rancangan menggunakan perancangan hirarki (merancanga penjumlah separuh, menghubungkan beberapa penjumlah separuh, dan termasuk bebrapa logik tambahan) Perancangan VHDL […]
Package dan Library digunakan sebagai fungsi dan komponen yang terpusat lokasinya. Deklarasi Component berada dalam file package daripada dalam kode VHDL untuk rancangan hirarkinya. Model VHDL terkait untuk suatu komponen berada dalam file terpisah, karena model VHDL yang dieksekusi biasanya berada pada library yang sama. Ketika file package dieksekusi, maka package dibuat dan disimpan dalam […]
Diagram ripple carry ditunjukkan pada gambar 1. Gambar 1. Ripple Carry secara khusus dapat digambarkan menurut gambar 2. Gambar 2. Blok Ripple Carry Sehingga dengan mengasumsikan full adder yang dibentuk secara struktural dari beberapa half adder maka VHDL dari ripple carry ini sebagaimana berikut, library ieee; use ieee.std_logic_1164.all; use work.pack.all; ENTITY addbit IS PORT (a […]