{"id":155,"date":"2018-04-11T03:13:44","date_gmt":"2018-04-11T03:13:44","guid":{"rendered":"http:\/\/ferrywahyuwibowo.my.id\/?p=155"},"modified":"2018-04-11T03:35:29","modified_gmt":"2018-04-11T03:35:29","slug":"integrasi-prosesor-arm-dan-fpga-altera","status":"publish","type":"post","link":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/155\/integrasi-prosesor-arm-dan-fpga-altera\/","title":{"rendered":"Integrasi Prosesor ARM dan FPGA Altera"},"content":{"rendered":"

Keluarga FPGA SoC berbasis ARM yang dikembangkan oleh Altera diintegrasikan ke 28-nm FPGA Cyclone V dan Arria V, prosesor ARM Cortex-A9 MPCorer core<\/em> tunggal atau ganda, ECC (error correcting code<\/em>) melindungi pengendali memori, periferal dan interkoneksi bandwidth<\/em> tinggi ke dalam sebuah chip tunggal. FPGA tersebut mempunyai fitur sistem dengan prosesor 800-MHz ARM Cortex-A9 MPCore, pengolah mesin media NEON, unit floating point<\/em> yang mempunyai presisi tunggal \/ ganda, cache L1 dan L2, pengendali memori yang melindungi ECC, memori scratchpad<\/em> yang melindungi ECC dan berbagai peripheral yang digunakan.<\/p>\n

Sistem prosesor tersebut dapat menghantarkan 4.000 DMIPS sekitar 1,8 watt dengan sistem prosesor dan FPGA dapat dikonfigurasi dan dinyalakan pada suatu waktu. Jika diperlukan FPGA tersebut dapat diturunkan daya sistemnya. FPGA dapat dikonfigurasi menggunakan beberapa metode, termasuk flash serial<\/em>, flash parallel<\/em>, PCI Express<\/em> dan HPS (Hard Processor System<\/em>) di bawah kendali program. Sistem prosesor dapat dinyalakan dari antarmuka HPS khusus, seperti QSPI (Queued Serial Peripheral Interface<\/em>) memori flash dan Ethernet, atau dari pengguna antarmuka dalam logika FPGA.<\/p>\n

Prosesor sistem ARM Cortex-A9 MPCore dan FPGA yang dihubungkan oleh jalur data throughput<\/em> yang tinggi, menyediakan sampai 125 Gbps bandwidth<\/em> puncak dengan koherensi data terpadu. Berdasarkan daya rendah, proses 28-nm (28LP) perangkat embedded transceiver<\/em> beroperasi sampai 5-Gbps untuk Cyclone V dan 10-Gbps untuk Arria V. \u00a0FPGA meliputi blok DSP dan lebih dari tiga kendali memori ECC yang dilindungi. FPGA SoC Cyclone V mempunyai 110K LE (logic element<\/em>) sedangkan FPGA Arria V mempunyai sampai 460K LE.<\/p>\n

\"\"<\/a>HPS termasuk peripheral 10\/100\/1000 Mbps EMAC yang sesuai dengan standar IEEE 802,3-2.005, IEEE 1588-2002, dan 1588-2008 standar IEEE untuk sinkronisasi clock<\/em> jaringan yang presisi. Pengendali juga mendukung beberapa TCP \/ IP yang berfungsi offload<\/em>. EMAC telah mengintegrasikan pengendali DMA. Dua pengendali OTG USB mendukung USB host controller<\/em> 2.0 dan operasi perangkat lain. Pengendali OTG USB memiliki pengendali DMA yang sudah terintegrasi. Sebuah pengendali NAND mendukung NAND flash dengan pilihan yang mendukung ECC sementara pengendali flash<\/em> QSPI mendukung piranti flash<\/em> NOR serial<\/em> QSPI.
\nSebuah pengendali DMA menyediakan sampai delapan saluran high-bandwidth transfer data<\/em> untuk modul tanpa pengendali DMA yang terintegrasi, ARM CoreSight debug<\/em> dan modul pengembangan dan debug<\/em> perangkat lunak yang menyediakan antarmuka untuk industri standar.
\nSatu rangkaian periferal serba guna berkecepatan rendah dihubungkan ke HPS melalui interkoneksi 32 -bit ABP (Advanced Peripheral Bus<\/em>) dan termasuk pewaktu interval, GPIO, UART, SPI, CAN dan I2<\/sup>C. Jembatan FPGA-HPS memungkinkan logik dalam FPGA untuk menguasai komponen dalam HPS dan memberikan maksimum 128-bit antarmuka AXI AMBA pada kedua arah (read-write<\/em>) pada kecepatan 245 MHz di Arria, 200 MHz di Cyclone V dengan menyediakan clock asinkronus dengan clock yang disediakan oleh logik FPGA. Jembatan HPS-FPGA memungkinkan komponen dalam HPS untuk menguasai komponen pada FPGA dan menyediakan maksimum 128-bit antarmuka AXI AMBA di kedua arah pada kecepatan 245 MHz di Arria V, 200 MHz di Cyclone V sambil menyediakan clock asinkronus dengan clock yang disediakan oleh logik FPGA dan 32-bit jembatan HPS-FPGA yang diperlukan untuk akses periferal CSR (control and status register<\/em>).<\/p>\n

\"\"<\/a><\/p>\n

Altera Quartus II dapat digunakan untuk membuat periferal dan pemercepat perangkat keras yang kemudian dapat diintegrasikan dengan sistem prosesor menggunakan tool integrasi milik Qsys system<\/em>. Qsys mempercepat proses desain perangkat keras secara otomatis yang menghasilkan logika interkoneksi yang menghubungkan fungsi dan sub sistem IP (intellectual property<\/em>). Hal ini secara otomatis menghasilkan interkoneksi Network-on-Chip<\/em> (NoC) dengan FPGA yang teroptimasi.
\nQsys mendukung antarmuka standar industri termasuk Avalon Memory-Mapped, Avalon Streaming dan AMBA AXITM dari ARM, dan memungkinkan menggunakan IP core<\/em> dengan beberapa antarmuka dalam desain tunggal. FPGA SoC didasarkan pada standar prosesor ARM Cortex-A9 MPCore yang membuat kompatibel dengan ekosistem perangkat lunak ARM yang ada. Pengembangan perangkat lunak untuk sistem berbasis FPGA SoC dapat dilakukan dengan menggunakan Altera FPGA SoC virtual target<\/em> yang dapat dibeli di Altera. Silikon FPGA SoC tersedia pada pertengahan tahun 2012 yang diikuti oleh desain referensi dan development board<\/em>.<\/p>\n

Disadur secara bebas dari EE Times.<\/p>\n","protected":false},"excerpt":{"rendered":"

Keluarga FPGA SoC berbasis ARM yang dikembangkan oleh Altera diintegrasikan ke 28-nm FPGA Cyclone V dan Arria V, prosesor ARM Cortex-A9 MPCorer core tunggal atau ganda, ECC (error correcting code) melindungi pengendali memori, periferal dan interkoneksi bandwidth tinggi ke dalam sebuah chip tunggal. FPGA tersebut mempunyai fitur sistem dengan prosesor 800-MHz ARM Cortex-A9 MPCore, pengolah […]<\/p>\n","protected":false},"author":1,"featured_media":156,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":[],"categories":[6],"tags":[9,16,13,14,15,10],"_links":{"self":[{"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/posts\/155"}],"collection":[{"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/comments?post=155"}],"version-history":[{"count":1,"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/posts\/155\/revisions"}],"predecessor-version":[{"id":157,"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/posts\/155\/revisions\/157"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/media\/156"}],"wp:attachment":[{"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/media?parent=155"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/categories?post=155"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/ferrywahyuwibowo.my.id\/index.php\/wp-json\/wp\/v2\/tags?post=155"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}