Implementasi Package dalam Full Adder

Package dan Library digunakan sebagai fungsi dan komponen yang terpusat lokasinya. Deklarasi Component berada dalam file package daripada dalam kode VHDL untuk rancangan hirarkinya. Model VHDL terkait untuk suatu komponen berada dalam file terpisah, karena model VHDL yang dieksekusi biasanya berada pada library yang sama. Ketika file package dieksekusi, maka package dibuat dan disimpan dalam direktori working.

Deklarasi package ditunjukkan sebagai berikut,

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

PACKAGE <nama package> IS

<deklarasi package> ;

END <nama package> ;

Deklarasi Package berupa:

LIBRARY work ;

USE work.<nama package>.all ;

VHDL untuk penjumlah penuh menggunakan Package,

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

PACKAGE halfadd_package IS

COMPONENT halfadd

PORT ( A, B:   IN   STD_LOGIC ;

Sum, Cout:   OUT  STD_LOGIC ) ;

END COMPONENT ;

END halfadd_package ;

File perancangannya dituliskan sebagaimana berikut,

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

USE work.halfadd_package.all ;

ENTITY fulladd IS

PORT ( Cin, A, B :   IN   STD_LOGIC ;

Sum, Cout :   OUT   STD_LOGIC ) ;

END;

ARCHITECTURE Struktur OF fulladd IS

SIGNAL s1, c1, c2:  STD_LOGIC ;

BEGIN

ha1 : halfadd PORT MAP ( A => A, B => B, Sum => s1, Cout => c1 ) ;

ha2 : halfadd PORT MAP ( A, B, Sum, c2 );

Cout <= c1 OR c2 ;

END ;

Post Author: ferrywahyu

My name is Ferry Wahyu Wibowo. I’m interested in the research field of intelligent reconfigurable systems. This field is combination between artificial intelligent and reconfigurable computing. Nama saya Ferry Wahyu Wibowo. Saya tertarik dalam bidang penelitian sistem yang dapat direkonfigurasi cerdas. Bidang ini merupakan kombinasi antara kecerdasan buatan dan komputasi yang dapat direkonfigurasi.

Leave a Reply

Your email address will not be published.