Notes for FPGA Designer

1. VHDL and Verilog are not a programming language
2. FPGA and CPLD don’t execute VHDL and Verilog
3. VHDL and Verilog are used to describe a behavioral of the required hardware
4. Execution of VHDL and Verilog known as synthesis not compile
5. Synthesis of VHDL and Verilog will be generated into logic by a tool
6. Always check the logic/components required, verification of flip-flop count, if getting latches so there is a mistake in designing
7. Start designing from the simple modular/block until implementation of component blocks
8. The tool will eliminate useless logics and ports
9. The tool of synthesis could justify a simple error
10. Simulator executes VHDL and Verilog without changing
11. VHDL and Verilog could be success simulated yet failed to result in logic in the hardware when it is implemented

In Indonesia:

1. VHDL dan Verilog bukanlah bahasa pemrograman
2. FPGA dan CPLD tidak mengeksekusi VHDL dan Verilog
3. VHDL dan Verilog digunakan untuk mendeskripsikan watak perangkat keras yang diperlukan
4. Eksekusi VHDL dan Verilog disebut sebagai sintesis bukan kompile
5. Sintesis VHDL dan Verilog akan di-generate menjadi logik oleh tool
6. Selalu cek logik / komponen yang diperlukan, verifikasi cacah flip-flop, jika mendapatkan latch maka telah terjadi kesalahan dalam perancangan
7. Mulai perancangan dari modul / blok yang sederhana sampai implementasi blok-blok component
8. Tool akan menghilangkan logik dan port yang tidak berguna
9. Tool sintesis dapat membenarkan error yang sederhana
10. Simulator mengeksekusi VHDL dan Verilog tanpa merubahnya
11. VHDL dan Verilog dapat sukses disimulasikan tetapi gagal untuk menghasilkan logik dalam perangkat keras ketika diimplementasikan