- VHDL and Verilog are not a programming language
- FPGA and CPLD don’t execute VHDL and Verilog
- VHDL and Verilog are used to describe a behavioral of the required hardware
- Execution of VHDL and Verilog known as synthesis not compile
- Synthesis of VHDL and Verilog will be generated into logic by a tool
- Always check the logic/components required, verification of flip-flop count, if getting latches so there is a mistake in designing
- Start designing from the simple modular/block until implementation of component blocks
- The tool will eliminate useless logics and ports
- The tool of synthesis could justify a simple error
- Simulator executes VHDL and Verilog without changing
- VHDL and Verilog could be success simulated yet failed to result in logic in the hardware when it is implemented
In Indonesia:
- VHDL dan Verilog bukanlah bahasa pemrograman
- FPGA dan CPLD tidak mengeksekusi VHDL dan Verilog
- VHDL dan Verilog digunakan untuk mendeskripsikan watak perangkat keras yang diperlukan
- Eksekusi VHDL dan Verilog disebut sebagai sintesis bukan kompile
- Sintesis VHDL dan Verilog akan di-generate menjadi logik oleh tool
- Selalu cek logik / komponen yang diperlukan, verifikasi cacah flip-flop, jika mendapatkan latch maka telah terjadi kesalahan dalam perancangan
- Mulai perancangan dari modul / blok yang sederhana sampai implementasi blok-blok component
- Tool akan menghilangkan logik dan port yang tidak berguna
- Tool sintesis dapat membenarkan error yang sederhana
- Simulator mengeksekusi VHDL dan Verilog tanpa merubahnya
- VHDL dan Verilog dapat sukses disimulasikan tetapi gagal untuk menghasilkan logik dalam perangkat keras ketika diimplementasikan